芯片综合得到门级网表，为什么还不等于完成版图

芯片设计资料里，RTL、综合、网表和布局布线常连续出现。它们属于同一条设计流程，却不是同一份文件的几个别名。看到“综合完成”，比较准确的理解是：设计已经转换成另一种表示形式，后面还有围绕物理实现展开的工作。

Synopsys 的公开术语页把常见的综合过程解释为，将 Verilog 或 VHDL 等硬件描述语言写成的寄存器传输级代码，也就是 RTL，转换成门级网表。RTL 从寄存器、运算和数据流等角度描述电路行为；门级网表则列明逻辑门及它们之间的连接。二者描述同一设计时，强调的细节层次不同。

这里的“连接”尤其值得与“走线”分开。网表告诉后续工具哪些逻辑单元彼此相连；它本身的名称并不表示这些单元已经在芯片上摆到最终位置，也不表示所有连线已经形成最终物理路径。原文将门级网表明确列为后续物理设计、布局和布线所使用的输出，正说明输出物与下游结果不能合并。

综合也不是简单把一套词语替换成另一套词语。来源介绍，工具会解析 RTL、处理模块层次，随后把逻辑映射到目标工艺库中的标准逻辑门和触发器，并围绕面积、功耗或性能目标优化网表。因此，阅读“综合报告”时，看到的还可能是对设计目标的估计和反馈，而不只是一个是否成功生成文件的状态。

例如，一份资料说“已生成门级网表，可进入布局布线”，它同时交代了已有产物与下一阶段；若摘录时只留下“芯片实现完成”，就跨过了原句没有宣布完成的环节。这个文字例子没有设定任何具体芯片参数，却能说明交接中为何应保留产物名称。RTL 文件、网表和版图成果分别列出，比统一称作“设计文件”更容易看清进度。

工具能够发现部分问题，也不使综合成为全部功能验证的替代品。Synopsys 举出未连接信号和层次不一致等问题，同时明确保留完整功能验证的独立作用。所以，“综合运行结束”“网表已经生成”和“功能已经充分验证”应当各有对应证据，不宜彼此代替。

本文依据该页2025年9月8日的概念说明。即使实际软件把综合与布局布线整合进同一工作流程，阅读结果时仍可分别追问：输入是什么、产生了什么、后续完成到了哪里。把这些产物关系说清，才能既看到综合所完成的转换，又不把一个阶段的结果扩大成整个芯片的制造或验证结论。